<<<スプリアス対策の実験>>> UPDATE 2014/04/29
このページでは、配線・基板作りなど事件をして行きたいと考えています。
デジタルとアナログが同居するのが当たり前の世界です。また、UHFなどでは
波長が短い関係で色々な問題が発生します。
<教訓>
・デジタルとアナログの同居は、KWの送信機と受信機を同居させる様なもの
・アースはやたらに落とすな
*************************実験記********************
<<DDSのスプリアス追試2>>2014/4/28
DDSをダイレクトに使用できるか、色々テストしてみましたが難しい事が判り
ました。MIX/IFの入力を切って局発からのスプリアスを見てみたテストの結果
です。
<DDSSGの信号>
DDSSGはDDSとCPU間が別基板であるため、アース側から乗ったCPUノイズと
思われるスプリアスが見られます。(最悪の局発周波数(37.7MHz)で見ています。)
IFフィルタ帯域外でも強力なスプリアスとなっているため、アース側に乗っている
信号と考えています。デジタルとアナログの混合部分のスプリアス対策は大変です。
<DDSSGの電源を切った時の状況>
DDSの電源を切るとスプリアスが消えています。
<DDS単独の時(37.7MHz)>
DDSとCPUを同一基板に実装した物でのテストです。IFフィルタを通ったスプリ
アス以外がかなり減少していますが、DDSからのスプリアス強度が大きいため、
PLL方式にするなどの対策が必要です。
PLL方式の局発検討開始です。
<<DDSのスプリアス追試1>>2014/4/25
DDSの名誉回復のために、DDS単独で動作している回路でテストしてみました。
<DDS単独の信号>
途中で電源を入れていますのでスプリアスの状況が判ると思いますが、
DDS-SGと比較してスプリアスは殆どありません。他の周波数もチェックし
ましたが、-30dB以上減衰しているものが1個だけで第二高調波も検出が
出来ないレベルでした。実装をきちんとすれば実用になりそうです。
機会があれば、DDS-SGアースの引き回し修正を行いたいと思います。
<<DDSのスプリアス>>2014/4/25
DS-DT305の入力に分圧器(1KΩ+50Ω)入れて、スペアナ代わりにしてD
DSのスプリアスを見てみました。
<分圧器>
21MHzの局発周波数の27.7MHzを見てみました。
<DDSの信号>
ウォータフォールの波に見えるのが、スプリアス又はイメージですが、かな
りの数が見えます。真ん中が基本波ですが、スプリアスが基本波-20dBと強
力です。(波になっているのは、判別するため周波数を振っています。)
スプリアスは、DDSの発振周波数により変わりますが低い周波数は、少し
改善されます。(もっと前後を広く見る必要があります。)
<ディップメータの信号>
ディップメータの信号ですが、スプリアスは殆ど見えません。赤い線が太い
のは、信号にハムが乗っているせいです。(数十年前のものですので・・)
左の赤い線はドングル内のスプリアスですが、局発はPLL+VCOにした方
が良さそうです。スプリアスの弱い信号でもビート音が気になります。
(注)今回測定したのは、DDSを使用したSGですのでアースの引き回し等の
改善の余地がかなり在ります。基本波の-20dBのスプリアス悪すぎると
考えていますが、受信機等で使用すると弱いビートを取るだけの努力は
大変なものになると思います。DDSは、アナログとデジタル信号の両方
を使用するため、高い実装技術が必要です。