<<<9MHz帯PLLの試作>>>
50MHzトランシーバのDDSがスプリアスで不調に終わった事から、PLL化を検討
していたのですが、サトー電気に74HC4046があるのが判り、早速購入しました。
74HC4046は、古いですが定番中の定番のICですから入門用には最適です。
さて、今回はDDSを基準信号源にした、9MHz帯のPLL-VFOを作成する事にしま
した。
(50MHzのトランシーバは完成しても使い道の無いことから、135KHZ用に作り直す
事にしました。)
1.構成の設計
・出力周波数は、9MHz-IFのVFOとして使用するために、将来の470KHzも含め
9100KHz-9500KHz幅にしました。
・位相比較は、74HC4046としてVCOは内臓を使用しないでLC発振としました。
(内臓VCOは、ノイズが多いらしいので使用を断念しました。また、DDSの位相
比較も回路上から使用しませんでした。)
・位相比較器には、直接入力は止めてT-FF経由でデュティ50%の信号を送り込む
形式にしました。これにより、T-FFで周波数が1/2になりますので2HzのQRHは
発生する事になりますが問題ないでしょう。
2.定数設計
(1)同調回路
手持ちのバリキャップ1SV-101では、1V時=40pF 4V時=26pFのデータがあり
ましたので、それで必要Lを計算すると約2μHとなりますので作成します。
(FCZでは、14MHz用が該当ですが、たまたま手持ちがありました。)
(2)ループフィルタの設計
ざっくりと計算して定数を決定しましたが、詳細調整は行っていません。
定数は、回路図を見てください。厳密に設計すると大変です。
(注)ループフィルタに関しては、多数の方がWebにアップしていますので
参考にすると良いと思います。
原理は、データシートによると、周波数差により+-のパルスが出て、同期
するとポートがハイインピーダンスになるチャージポンプになっている様
です。(74HC4046には、アンロック信号は出ていません。)
3.回路図
<完成したPLL回路>
4.調整
組みあがったら、周波数カウンタを出力端子に接続してDDS信号の上下端周波数
で出力が同じになるようにVCOのコアを調整すれば完成です。
DDSについては、50MHzのTRXで使用したプログラムの周波数を書き換えただけで
使用しています。
5.感想
フリップの出力が正常であれば、動作は問題なく動作すると思います。次はもっと
周波数の高い物に挑戦したくなりました。